pcb线路板打样设计布线路径的差异又称“外质不对称”；是造成时钟脉冲不对称的另一个主要原因。电容性负载的变化，传播速率的变化，蚀刻带来的几何尺寸的变化是造成“外质不对称”的主要因素。

1)电容性负载的变化

时钟脉冲信号在不同路径间传播时，会因为时钟脉冲信号的传送路径与相邻pcb线路板打样线路之间的互容、路径上的通孔、IC封装引脚端、信号线与电源层的关系等因素，造成时钟脉冲信号的上升时间发生变化。一旦传送路径上的时钟脉冲信号的上升时间不相等，其经过临界电压电平的转态时间也就会不一样，时钟脉冲不对称的情形就会发生。不同数字IC的输入电容值可能不一样，不同传送路径所挂的负载个数也可能不相等，这些都会造成电容性负载的变化。

2)传播速率的变化

在pcb线路板打样设计上，信号的传播速率与印制电路板材料的介电常数和传输线的几何结构（微带结构或条状结构）有关。当印制电路板材质的密度或纯度有所变化时，会导致介电常数G发生变化。而传输线的几何结构是造成传播速率变化的主要参数。在一个多层板上，信号传播路径在不同层级之间来回更换，往往会产生“外质不对称”问题。

对于一个需要极佳的“外质不对称”控制的高速数字电路而言，通常都必须将时钟脉冲信号固定放在pcb线路板打样最外层，并且将其他相关的接线布局在其周围。这种布局方法带来的问题是，时钟脉冲信号会辐射出许多高频谐波干扰能量，对于电磁干扰的抑制来说是一件非常麻烦的事。如果对“外质不对称”的控制不是十分必要，为抑制电磁干扰，通常会将时钟脉冲信号埋在内层的隐藏式条状结构里。

3)蚀刻带来的几何尺寸的变化

对于硅半导体器件而言，传导区（类似导线）厚度和宽度的偏差也是造成不对称的主要原因。同样，pcb线路板打样蚀刻的长度、位置和厚度尺寸的偏差也会对时钟信号的抵达时间产生影响。PCB或硅晶上的导线长度的偏差会造成时钟信号传输路径长度的变化，传输路径长度的变化又等于时间的变化。因为每单位长度的衰减量是一个与频率相关的函数，传输线的长度不同，会导致信号的高阶频谱能量被衰减的比例也不一样。

pcb线路板打样设计传输线的特性阻抗是其厚度、宽度和介电常数的函数，其中任何一项因素发生偏差或变化就表示特性阻抗会出现阻抗断点，会产生反射现象。

相关阅读：pcb线路板打样静电防护设计的措施【汇合】